摘要：近年来，随着政府大力推动集成电路产业的发展，将集成电路芯片制造与生产推到了一个制高点，中国集成电路产业蓬勃发展。本文介绍了数字集成电路的从理论到产品的过程，本设计基于TSMC的7nm工艺，简要讲解了从数据导入制成网表、EDA工具导入数据，然后进行综合、工程师通过ICC2工具进行布局规划、将模块与标准单元进行放置，进行时钟树的综合、最后布线等步骤。本论文依据IC后端设计各阶段的工作原理，以及EDA工具和ICC命令的支持,针对数字集成电路后端设计中在布线过程中遇到的DRC问题及解决方法，重点研究了在布线阶段通过TCL语言利用redo short脚本在绕线阶段删线重新绕线减少DRC的方法，以及通过对shape以及via的具体操作，在layer层create routing blockage的操作修复ICC DRC与Calibre DRC。

关键词：集成电路；布局规划；时钟树；DRC；综合

目录

摘要

Abstract

第一章 绪论-1

数字集成电路历史发展-1

第二章 数字IC后端设计结构-2

2.1数字后端设计流程简介-2

2.1.1数据导入-2

2.1.2布局规划-3

2.1.3单元放置-4

2.1.4时钟树综合-5

2.1.5 布线-7

2.1.6 静态时序分析-7

第三章 布线(route)阶段主要步骤-8

3.1全局布线-8

3.1.1全局布线目标-8

3.1.2全局布线规划-9

3.2详细布线-9

3.2.1详细布线目标-10

3.2.2详细布线规则-11

3.3设计规则检查DRC（Design Rule Check)-12

3.3.1 DRC的介绍-12

3.3.2 DRC在数字IC中的检查-13

3.4电路规则检查LVS（Layout Versus Schematic）-13

3.4.1 LVS介绍-13

3.4.2 LVS在数字IC中的检查-14

第四章route阶段减少DRC问题的解决-14

4.1布线层次分布-14

4.2 详细布线阶段减少DRC-15

4.3手动修复减少ICC中的DRC-17

4.4手动修复Calibre DRC-19

第五章 总结-22

展望-23

致  谢-24

附录-27

附录A redo short 脚本-27

附录B 芯片剖面图-29

附录C Calibre DRC的定义-30

附录D 实习成果图(BTO status)-31