摘要：在当代的微电路芯片中，伴随着规模被设计的越来越大，一个系统的组成部分中会包含有很多个时钟，怎样在异步时钟中进行数据的传送和减少亚稳态出现的情况，以及准确得出FIFO的存储状态是研究异步FIFO电路的关键。本毕业设计实现了一种基于FPGA的异步FIFO存储器电路设计方法。设计使用VHDL硬件描述语言进行逻辑叙述，利用层次化、描述语言和图形输入的方式，并且配合Quartus II开发软件研究了一个RAM深度为128比特，数据宽度为8比特的速度快、稳定性强的异步FIFO电路。经过时序仿真测试，本设计能够实现在不同时钟间的数据传输，降低亚稳态的概率，以及判断缓存是读空了还是写满了。

关键词：异步FIFO；亚稳态；仿真测试；FPGA

目录

摘要

ABSTRACT

第一章  绪论-1

1.1引言-1

1.2国内外研究现状-1

1.3课题研究的意义-2

1.4课题研究的主要内容-2

第二章  异步FIFO设计要求及基本原理-3

2.1设计要求-3

2.2异步FIFO基本原理-3

2.3异步FIFO设计难点-4

2.4系统设计方案-5

2.5异步FIFO验证方案-5

第三章  模块设计与实现-7

3.1格雷码计数器模块-7

3.2同步模块-7

3.3格雷码/自然码转换模块-8

3.4空满标志产生模块-9

3.5双端口RAM-11

第四章 时序仿真与实现-12

4.1模块整合-12

4.2时序仿真及功能测试-12

4.2.1 复位功能软件仿真与测试-13

4.2.2 写操作功能时序仿真与测试-13

4.2.3 读操作功能时序仿真与测试-13

4.2.4 异步FIFO电路整体功能软件仿真与测试-14

4.2.5 时序仿真结果总结-15

结论-16

致谢-17

参考文献-18

附录-19