摘要：随着当代社会科学技术的不断发展和进步，数字技术已经渗透到科学研究和人们日常生活的各个领域。数字式竞赛抢答器是在各种竞赛娱乐活动中不可或缺的设备，它能准确、公正、直观地判断出抢答者，避免竞赛的不公平。由于集成电子技术的迅猛发展，开始出现用FPGA开发板作为主要平台来制作抢答器，使用EDA软件开发工具，根据需求来独立设计专用抢答器，制作过程简单，且易安装和维护。

本课题是以设计一个可容纳四组参赛队的数字式抢答器为基本内容，用Verilog HDL硬件描述语言进行描述，编写测试程序在modelsim软件中进行仿真,由QuartusII 12.0 软件进行验证，并在FPGA上实现，避免了大量的硬件电路的焊接与测试，同时FPGA丰富的I/O端口为外围电路的扩展提供了极大的可能。Verilog HDL硬件语言能满足数字电路系统设计及综合的基本要求，设计的过程中可以充分的利用Verilog HDL层次化以及模块化的方式，使得抢答器整个设计过程简单，灵活。

关键词：数字式抢答器； Verilog HDL； FPGA

目录

摘要

ABSTRACT

引言-1

1　EDA相关知识介绍-2

1.1　EDA技术简介-2

1.2　FPGA简述-2

1.3　Verilog HDL硬件语言简述-2

1.4　QuartusII 12.O软件简述-3

2　数字式竞赛抢答器的设计-4

2.1　总体设计方案简述-4

2.1.1　抢答信号鉴别模块-4

2.1.2　报警模块-5

2.1.3　报警模块-6

2.1.4　计时模块-7

2.1.4　显示模块-8

3　数字式竞赛抢答器的仿真与验证-10

3.1　抢答信号鉴别模块的仿真-10

3.2　报警模块的仿真-11

3.3　计分模块的仿真-11

3.4　QuartusII 12.0的验证-12

结论-14

致谢-15

参考文献-16