摘要： 本文基于 0.18 um 标准 CMOS 工艺，设计了一款具有较宽输出频率范围、低相位噪声、可用于 SOC 集成的整数分频锁相环电路。 整数分频锁相环由输入缓冲器（INPUT BUFFER）、鉴频/鉴相器(PFD)、压控振荡器(VCO)、分频器(LOOP DIV)、低通滤波器(LPF)等几大电路板块组成。本文设计的锁相环有很多创新点，结合 POST DIV 所需频率该锁相环的时钟输出范围做到 200MHz—2GMHz 可调；多模分频器实现 6-15 分频可调；VCO 采用对称伪差分结构实现占空比理想的振荡波形，仿真结果显示输出时钟占空比更优为 50%-51%；低频输出采用高频分频的方法，减小 VCO 振荡范围的设计难度；在只计算了 VCO 的相位噪声的情况下 Rms phase jitter 更优为 3.9ps@2GHz，4.88ps@≤1GHz；Reference Spur 为-68dBc；Lock detector 的指示锁定时间锁定在 550 参考时钟周期情况下均在 5.5us 以内；VCO、 PFD 和 CP 这三个模块的 DRC 和 LVS 的检查均通过。整体版图是 floor plan，连线未来得及连接的情况下，锁相环面积更优为 0.07216mm^2；根据输出频率的不同，本次设计的锁相环的功耗在 6.2mw-10.8mw 之间。所有频段采用同样的 PLL 环路参数，避免设计复杂度。

关键词：整数分频锁相环，CMOS 工艺，相位噪声，压控振荡器

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摘要

Abstract

1. 引言-4

2. 锁相环系统结构的概述-5

2.1-引脚定义-5

2.2-结构框图-5

2.3-锁相环分频器配置表-6

3. 子电路结构及相关的仿真结果-6

3.1-INPUT BUFFER-6

3.1.1 仿真电路-7

3.1.2 仿真结果-7

3.2-PFD and CP-8

3.2.1 PFD 原理实现-8

3.2.2 仿真电路-8

3.2.3 版图-9

3.2.4 CP 原理实现-10

3.2.5 PFD 仿真结果-10

3.3-VCO-10

3.4-POSTDIV-15

3.5-LOOP DIV-15

3.5.1 LOOP DIV 结构框图-15

3.5.2 可控分频器仿真电路与原理-16

3.6-LOCK DETECTOR-17

3.7-PLL 的环路设计-17

4. PLL 整体仿真结果-18

4.1-PLL 整体电路-18

4.2-PLL 整体版图-19

4.3-仿真结果-20

4.4-其他仿真结果-30

4.5-检测结果-33

结论-35

参考文献-36

致谢-37